DRAM
Timing Настройка временной характеристики записи/чтения памяти. Чем
меньше цифра, тем быстрее идет обмен с памятью. Эту характеристику можно
прочитать на самих микросхемах памяти (Например: -6 или -60 это 60ns)
L1 / L2 Cache Update Mode
WriteBack
В схеме обновления с обратной записью используется бит «изменения» в
поле тэга. Этот бит устанавливается, если блок был обновлен новыми
данными и является более поздним, чем его оригинальная копия в основной
памяти. Перед тем как записать блок из основной памяти в кэш-память,
контроллер проверяет состояние этого бита. Если он установлен, то
контроллер переписывает данный блок в основную память перед загрузкой
новых данных в кэш-память.
Обратная запись быстрее сквозной, так как обычно число случаев, когда
блок изменяется и должен быть переписан в основную память, меньше числа
случаев, когда эти блоки считываются и перезаписываются.
Однако обратная запись имеет несколько недостатков. Во-первых, все
измененные блоки должны быть переписаны в основную память перед тем, как
другое устройство сможет получить к ним доступ. Во-вторых, в случае
катастрофического отказа, например, отключения питания, когда содержимое
кэш-памяти теряется, но содержимое основной памяти сохраняется, нельзя
определить, какие места в основной памяти содержат устаревшие данные.
Наконец, контроллер кэш-памяти для обратной записи содержит больше (и
более сложных) логических микросхем, чем контроллер для сквозной записи.
Например, когда система с обратной записью осуществляет запись
измененного блока в память, то она формирует адрес записи из тэга и
выполняет цикл обратной записи точно так же, как и вновь запрашиваемый
доступ.
WriteTrhu
Сквозная запись.
При обновлении кэш-памяти методом сквозной записи контроллер кэш-памяти
одновременно обновляет содержимое основной памяти. Иначе говоря,
основная память отражает текущее содержимое кэш-памяти. Быстрое
обновление позволяет перезаписывать любой блок в кэш-памяти в любое
время без потери данных. Система со сквозной записью проста, но время,
требуемое для записи в основную память, снижает производительность и
увеличивает количество обращений по шине (что особенно заметно с
мультизадачной системе).
Буферизованная сквозная запись.
С схеме обновления с буферизованной сквозной записью любая запись в
основною память буферизуется, то есть информация задерживается в
кэш-памяти перед записью в основную память (схемы кэш-памяти управляют
доступом к основной памяти асинхронно по отношению к работе процессора).
Затем процессор начинает новый цикл до завершения цикла записи в
основную память. Если за записью следует чтение, то это кэш-попадание,
так как чтение может быть выполнено в то время, когда контроллер
кэш-памяти занят обновлением основной памяти. Эта буферизация позволяет
избежать снижения производительности, характерного для системы со
сквозной записью.
У этого метода есть один существенный недостаток. Так как обычно
буферизуется только одиночная запись, то две последовательные записи в
основную память требуют цикла ожидания процессора. Кроме этого, запись с
пропущенным последующим чтением также требует ожидания процессора.
Состояние ожидания — это внутреннее состояние, в которое входит
процессор при отсутствии синхронизирующих сигналов. Состояние ожидания
используется для синхронизации процессора с медленной памятью.
L2 (WB) Tag Bit Length Эта опция используется для установки
кэш-памяти в WriteBack моду. При выборе 7bit — WriteBack, при 8bit —
WriteTrhu. Эта опция присутствует в BIOS если нет преддыдущей опции и
выполняет то-же самое. Так-же иногда пишется как 7+1 или 8+0. То есть
работа кэша выровненного на байт.
DRAM RAS# Precharge Time Имеет смысл только на старых 486 и ниже. В
современных машинах этой настройкой управляет само CPU. DRAM RAS# —
линия данных памяти, сигнал выбора строки (Row Access Strobe). Изменяя
этот параметр — можно изменить время занятости процессора на выполнение
математических операций. Чем ниже значение — тем выше
производительность. Изменяя это значение в современных компьютерах вы
ничего не получите, но возможны и проблемы если у Вас одновременно стоят
разные типы памяти. Рекомендованное значение — AUTO или по умолчанию.
Turbo Read Leadoff (TRL) При включении данной опции производится
обход первого входного регистра конвейера данных памяти, в результате в 1
HCLK происходит синхронизация. TRL может устанавливается только при
включенном кэш. Если ERRCMD[1:0] не 00 — данная опция не
устанавливается. При шине 50/60MHz возможна установка как Speculative
Leadoff так и Turbo Read Leadoff. При шине 66MHz только Speculative
Leadoff
Fast RAS to CAS Delay Суммарное количество циклов которое будет
принято за сигнал доступа к столбцу (CAS), следующий за сигналами
доступа к строке (RAS). Чем меньше значение тем быстрее. Значение
зависит от качества и типа памяти. После установки значение необходимо
тестирование подсистемы памяти.
DRAM Read Burst (EDO/FP) Большинство обращений к памяти происходит
типа Burst. Это связано с кэшированием чтения памяти. Так как читается
не один байт(слово, длинное слово) а сразу 4 или 8 последовательных
длинных слов(DWORD) в строке. Это ускоряет чтение так как адрес
передается один раз и дальше данные последовательно читаются из одной
строки. В циклах чтения это выглядит как: x-y-y-y для Normal Burst, или
как: x-y-y-y-z-y-y-y для Back-to-Back Burst. Для памяти с конвеерной
организацией это выглядит как: 3-1-1-1 или 3-1-1-1-1-1-1-1. Если в
кэш-памяти процессора эти величины не регулируются, то при работе с
памятью это возможно изменять. Чем меньше эти величины, тем быстрее
чтение из памяти. Для EDO значения ниже, чем для FPRAM. Рекомендации
Intel:
Чипсет
FPRAM
EDO
SDRAM
430FX
7-3-3-3
7-2-2-2
430VX
6-3-3-3
6-2-2-2
7-1-1-1
430HX
5-3-3-3
5-2-2-2
430TX
5-3-3-3
5-2-2-2
5-1-1-1
440BX
x-1-1-1
440EX
x-1-1-1
440GX
x-1-1-1
DRAM R/W Leadoff Timing Это значение «x» из вышеуказанного примера. Чем ниже значение тем быстрее работа с памятью.
DRAM Write Burst Timing Тип записи в память. Аналогично чтению из памяти. Чем меньше значение — тем выше производительность.
Speculative Lead Off Подача сигнала упреждающего чтения, до полного
декодирования адреса. Уменьшает общее время чтения из памяти. Основано
на использовании возможностей кэширования памяти. Доступно с чипсетов
430HX и выше. Включение этой опции ускоряет чтение из памяти.
Fast MA to RAS# Delay CLK Величина задержки между концом цикла чтения строки (RAS) и активизации адресной шины памяти.
Fast EDO Path Select Выбор укороченного маршрута чтения CPU из EDO
памяти для упреждающих циклов. Уменьшает время ожидания для операции
чтение. В положение выключено, если установлены быстрые циклы чтения.
Refresh RAS# Assertion Количество циклов чтения строки (RAS) для
выдачи сигнала обновления динамического ОЗУ (Refresh). По умолчанию: 5
ISA Bus Clock Стандартная частота шины ISA: 8,3 MHz. В некоторых
реализациях через BIOS возможно изменение частоты шины через изменение
коэффициента делителя системной шины. Например системная шина работает
на частоте 33MHz, тогда при установке делителя 1/3 — частота на ISA
будет 11MHz. Это ускоряет работу многих ISA устройств, но с другой
стороны они могут вообще не заработать или работать с ошибками.
System BIOS Cacheable При включенном положении кэшируется не только основная память, но и область BIOS
Video BIOS Cacheable При включенном положении кэшируется не только основная память, но и область Video BIOS
8 Bit I/O Recovery Time & 16 Bit I/O Recovery Time Значения в
циклах таймера на задержку между двумя командами при доступе к портам
I/O. Чем ниже значение, тем быстрее идет доступ к портам ввода-вывода.
Peer Concurrency & Chipset NA# Asserted Параллельная обработка на
шине PCI. Ускоряет работу PCI устройств, но возможно найдутся
устройства которые не смогут работать при этой опции. Оптимальное
значение: Enabled. Если эта опция включена то CPU может выполнять циклы
DRAM/L2, когда non-PHLD ведущие PCI устройства исполняют неблокирующие
циклы между другими равными PCI-устройствами. CPU-to-PCI циклы являются
блокирующими (BRDY# остановлен) и выводятся на шину с определенной
последовательностью. Если эта опция отключена то CPU будет блокирован на
время обмен по шине PCI.
Alt Bit in Tag RAM Определяет способ сохранения информации в кэш-памяти второго уровня (L2). 7+1 — определяет WriteBack способ.
Block-1 Memory Cacheable Выбирается Yes — если надо кэшировать Local Memory Access Block-1
Configuration Включение и выключение автонастройки временных
параметров памяти. Большинство плат известных производителей сами не
плохо настраивают в режиме «Авто». При выключенной опции возможна
настройка вручную.
Block-1 Memory Cacheable Выбирается Yes — если надо кэшировать Local Memory Access Block-1
Burst Copy-Back Option Enabled — при чтении процессором памяти в кэш,
если произошел промах, то чипсет инициализирует повторное чтение (в
Burst режиме)
Burst SRAM Burst Cycle Определяет режим чтения и записи кэш-памяти
второго уровня (L2) в Burst режиме. Чем ниже значение, тем выше
производительность.
Burst Write Enabled — Процессор пишет в кэш-память второго уровня (L2) в режиме Burst
CPU Cycle Cache Hit WS Normal — использовать обычный рефреш для обновления кэш-памяти второго уровня (L2)
CPU Write Back Cache
Enabled: Для внутреннего кэша (L1) используется метод WriteBack.
Disabled: Для внутреннего кэша (L1) используется метод WriteThrough.
C000 Cacheable Кэширование области C000-C7FF (Области видеобиоса).
C000 Shadow Cacheable Кэширование области C000-C7FF (Области видеобиоса).
Cacheable Range Устанавливает область кэширования для system-BIOS или BIOS дополнительных устройств
Cache Burst Read Процессор читает из кэш-памяти второго уровня (L2) в режиме Burst за один (1T) или два цикла (2T)
Cache Burst Read Cycle Процессор читает из кэш-памяти второго уровня (L2) в режиме Burst за один (1CCLK) или два цикла (2CCLK)
Cache Early Rising
Enabled: Использование метода записи в кэш второго уровня ( L2) по срезу усиленного импульса.
Повышает производительность.
Disabled: Используется нормальный метод записи.
Cache Read Timing / Cache Read Wait States Задержка на чтения кэш-памяти второго уровня (L2) в wait-states
Cache Tag Hit Wait States Установка количество wait-states для чтения кэш-памяти второго уровня (L2)
Cache Timing Control Установка скорости чтения/записи кэш-памяти второго уровня (L2)
Cache Update Policy Установка метода кэширования кэш-памяти второго уровня (L2)
Cache Scheme Установка метода кэширования кэш-памяти второго уровня
(L2). W/B with dirty — используется метод WriteBack c с разделением
tag-битов и dirty-битов.
Cache Write Policy Установка метода кэширования кэш-памяти второго уровня (L2)
Cache Write Cycle Установка количества циклов процессорного времени
для записи в кэш-память второго уровня (L2). Чем меньше значение — тем
выше производительность.
Cache Write Timing Установка скорости записи в кэш-память второго уровня (L2)
Cache Write Wait States Установка количество wait-states для записи в кэш-память второго уровня (L2)
System type
UP: однопроцессорная система
DP: двухпроцессорная система